为什么 3 nm 是道坎？

随着小米推出 3 nm 芯片，3 nm 工艺节点也再次成为讨论的焦点。随着芯片尺寸继续微缩，如今最前沿的先进制程工艺玩家已仅剩下三星、台积电和英特尔，而 3 nm正卡在 FinFET 工艺的极限上，三家采用了不同的技术方向，为什么会这样呢？

01工艺节点的发展

制造更小的电路可以集成更复杂的元件，以满足提高工作频率和降低功耗的需求。工艺制造的持续进步使未来10年的 5、3.5、2 和 1.5 nm 等节点成为可能，英特尔、台积电和三星等半导体巨头的未来路线图也进一步加强了这一愿景。

两家主要的硅晶圆代工厂，即台湾的台积电和韩国的三星，在 2021 年推出了3纳米技术，其中一家实施了新颖的 nano-sheet 方法，这被认为是 FinFET 的继承者，英特尔在其 22 nm 技术中引入了 nano-sheet 的方法。

The processor die size has been reduced over the past node generations

向纳米片场效应管的转变取决于不同的晶圆厂，这种情况在某种程度上类似于2011年由英特尔发起的从 MosFET 到 FinFET 的转变，很快其他主要的硅公司也开始跟进。三星电子表示，将推出用于新3纳米工艺的纳米片，并从 2022 年开始批量生产。相比之下，台积电宣布将把 FinFET 扩展到 3nm 节点，然后在2025年左右从20埃节点（20A或2nm）开始转向 nano-sheet 。

Increased current drive over 13 technology nodes including MosFET, FinFET & Nano-Sheet FET

Full control of the channel 的演示最初由三星公司的 [Sung-Young Lee 2004]发表，他描述了 “具有极高性能的novel multi-bridge-channel MOSFET (MBCFET)”。然而，在论文发表的近 20 年后，这种新颖器件的工业应用才真正开始。更详细地说，三星计划在 2023 年为 3GAP 节点（3-nm Gate All-Around-Production的缩写）进行工业部署。

另外两家集成电路供应商也将跟进：台积电（TSMC）未来的 2 nm “2N” *节点，其器件名为 gate-FET（GAA），英特尔（Intel）的 2 nm “20A” 节点，其器件名为 RibbonFET [Intel 2021]。但对所有器件来说原理都是采用栅极将源和漏的通道完全包围然后堆叠起来。

* 实际定义为 N2

02从 FinFET 到 nanosheet

在CMOS逻辑扩展的过程中，半导体业界为逐步降低逻辑 standard cells 的尺寸做出了大量努力。

Schematic representation of a logic standard cell layout (CPP = contacted poly pitch, FP = fin pitch, MP = metal pitch; cell height = number of metal lines per cell x MP).

一种方法是通过减少 track 来降低 cell height ——这被定义为每个声道的 metal lines（或track）数量乘以金属间距（metal pitch）。

对于 FinFET 来说，通过逐步减少一个标准单元内鳍片的数量（从3个减少到2个），新一代的鳍片高度越来越小。这分别启用了 7.5T 和 6T 标准单元。

例如，对于 6T，意思是在 cell height 范围内适合 6 条金属线。然而，如果鳍片尺寸保持不变，这种演变是以牺牲驱动电流和变异性为代价的。为了补偿驱动电流的退化和变异性，鳍片在 cell height 缩放中变得越来越高。

最终，这一趋势可以延续到 1 鳍，可以得到 5T 的标准 cell。

In FinFET-based architectures, fin depopulation is required for standard cell scaling. With each generation, fins are getting taller, thinner and closer. This evolution decreases drive strength and increases variability.

然而，进一步提高基于5T FinFET 的单鳍器件架构的驱动电流极具挑战性。这就是 nano-sheet 结构进入场景的地方。

通过在只允许一个鳍片的标准 cells 中垂直堆叠nano-sheet 形状的导电沟道（conduction channels），可以实现更大的有效沟道宽度。通过这种方式，nano-sheet 可以提供比鳍式更大的驱动电流，这是进一步微缩 CMOS 的关键优势。

nano-sheet 结构还允许可变的器件宽度，这使得设计具有一定的灵活性：设计师现在可以在增强的驱动电流和减小的面积和电容之间进行权衡（更小的沟道宽度往往会减少片之间的寄生电容）。与 FinFET 结构相比，nano-sheet 的另一个显著优势是它的 “栅极全能” 结构：由于传导通道现在完全被 high-k/金属栅极包围，在较短的通道长度中，可以提高对通道中栅极控制。

MosFET, FinFET & Nano-Sheet FET, with corresponding equivalent channel width

Entering the nanosheet transistor era - imec 2022

Introducing 3-nm Nano-Sheet FET technology in Microwind - 2021